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    • 专利摘要:
    提供一種次字元線驅動器及一種具有次字元線驅動器的半導體積體電路裝置。該半導體積體電路裝置包括緊鄰的四個次字元線驅動器，其配置成驅動四條次字元線，以回應四條主字元線之信號，其中緊鄰的次字元線驅動器之第一和第二次字元線驅動器彼此共享一個保持器電晶體，且該等緊鄰的次字元線驅動器之第三和第四次字元線驅動器彼此共享一個保持器電晶體。
    公开号:TW201324531A
    申请号:TW101126258
    申请日:2012-07-20
    公开日:2013-06-16
    发明作者:Tae-Sik Yun；Dong-Hwee Kim
    申请人:Sk Hynix Inc；
    IPC主号:G11C8-00
    专利说明:
    次字元線驅動器及半導體積體電路裝置
    本發明係關於一種半導體積體電路技術，尤其係關於一種次字元線驅動器及一種具有次字元線驅動器的半導體積體電路裝置。
    一種半導體記憶體裝置，尤其係動態隨機存取記憶體(DRAM,dynamic random access memory)，其係設計使得一條主字元線選擇性啟用複數條次字元線之一。舉例來說，當存在64條主字元線且每條主字元線皆存在8條次字元線時，一條主字元線啟用該等8條次字元線之一。
    為了控制該等次字元線，一次字元線驅動器係佈置成接近一記憶體單元陣列。該次字元線驅動器通常係配置成包括一互補式金氧半導體(CMOS,complememtary metal-oxide-semicondutor)反相器，以及一保持器電晶體(keeper transistor)，其連接至該CMOS反相器之一輸出端。在此，該CMOS反相器接收一主字元線信號，而該保持器電晶體係用於避免由非選擇的次字元線之浮接(floating)所造成的問題。
    由於該次字元線驅動器係如以上所說明而配置成包括該CMOS反相器，以及該保持器電晶體，其由N型金氧半導體(NMOS,n-type metal-oxide semiconductor)電晶體組成，故該次字元線驅動器包括一個P型金氧半導體(PMOS,p-type metal-oxide semiconductor)電晶體，以及兩個NMOS電晶體。因此，該次字元線驅動器需要配置成彼此隔開的兩個井(wells)，且該等兩個井占用一特定面積。
    由於一半導體記憶體裝置之記憶體單元陣列的積體密度降低，故一控制電路區域之面積亦降低，據此，需要降低該次字元線驅動器之面積。
    在本發明之一個具體實施例中，一種半導體積體電路裝置包括複數條主字元線，以及複數條次字元線，其配置成被驅動以回應各該複數條主字元線之一信號。在該半導體積體電路裝置中，該等複數條次字元線從複數次字元線驅動器之區域延伸朝向一單元陣列區域，該等複數次字元線驅動器之區域係各別佈置於該單元陣列區域之兩側邊緣，且從複數條次字元線選擇的一條次字元線和緊鄰該所選擇次字元線的另一條次字元線被驅動，以各別回應被不同操作的主字元線之信號，該等複數條次字元線係從該單元陣列區域之次字元線驅動器之一個區域延伸。
    在本發明之另一具體實施例中，一種半導體積體電路裝置之次字元線驅動器包括一半導體基板，其配置成包含一N井(N-well)以及一P井(P-well)，該N井具有複數PMOS電晶體形成於其中，該P井具有複數NMOS電晶體形成於其中；四條次字元線，其配置成平行延伸於該N井和該P井上方；第一次字元線選擇線至第四次字元線選擇線，其配置成延伸於與該等四條次字元線相交的一方向，且形成於該N井上；一對VSS線，其配置成形成於該P井上，且與該等次字元線所延伸方向平行形成；第一主字元線，其配置成包含一第一部分以及一第二部分，該第一部分與該等次字元線選擇線之兩條次字元線具有兩個相交處，該第二部分與該對VSS線相交；以及一第二主字元線，其配置成包含一第一部分以及第二部分，該第一部分與該等次字元線選擇線之另兩條次字元線具有兩個相交處，該第二部分與該對VSS線相交。
    在本發明之又另一具體實施例中，一種半導體積體電路裝置之一次字元線驅動器包括一半導體基板，其配置成包含一N井以及一P井，該N井具有複數PMOS電晶體形成於其中，該P井具有複數NMOS電晶體形成於其中；四條次字元線，其配置成平行延伸於該N井和該P井上方；一次字元線選擇線，其配置成延伸於與該等四條次字元線平行的一方向；第一VSS線和第二VSS線，其配置成形成於該P井上，延伸於垂直該等次字元線之延伸方向的一方向，且在一預定區間(interval)彼此隔開；一第一主字元線，其配置成包含一對桿電極(bar electrode)以及一分支電極(branch electrode)，該對桿電極大致上與該等四條次字元線相交，該分支電極與該第一VSS線相交；一第二主字元線，其配置成包含一對桿電極以及一分支電極，該對桿電極大致上與該等四條次字元線相交，該分支電極與該第二VSS線相交；一第三主字元線，其配置成包含一對桿電極以及一分支電極，該對桿電極大致上與該等四條次字元線相交，該分支電極與該第一VSS線相交；以及一第四主字元線，其配置成包含一對桿電極以及一分支電極，該對桿電極大致上與該等四條次字元線相交，該分支電極與該第二VSS線相交。在該次字元線驅動器中，該次字元線驅動器更包含一第一保持器電晶體以及一第二保持器電晶體，該第一保持器電晶體位於該第一主字元線和該第三主字元線之分支電極之間，該第二保持器電晶體位於該第二主字元線和該第四主字元線之分支電極之間。
    在本發明之又另一具體實施例中，一種半導體積體電路裝置包括複數個次字元線驅動器，其配置成驅動複數次字元線，以回應複數主字元線之信號。在該半導體積體電路裝置中，緊鄰的次字元線驅動器各別驅動該等次字元線，以回應具有不同邏輯位準(levels)的主字元線信號，以消除一保持器電晶體。
    在本發明之又另一具體實施例中，一種半導體積體電路裝置包括緊鄰的四個次字元線驅動器，其配置成驅動四條次字元線，以回應四條主字元線之信號。在該半導體積體電路裝置中，該等緊鄰的次字元線驅動器之第一次字元線驅動器和第二次字元線驅動器彼此共享一個保持器電晶體，而該等緊鄰的次字元線驅動器之第三次字元線驅動器和第四次字元線驅動器彼此共享一個保持器電晶體。
    以下，將經由示例性具體實施例，並參照所附圖式來說明根據本發明之具體實施例的一次字元線驅動器及一半導體積體電路裝置。
    第1圖係半導體積體電路裝置之示意圖，其例示根據一個具體實施例設置複數次字元線之方法。在此具體實施例中，將說明藉由改變該等次字元線之順序而移除保持器電晶體的技術。
    如在第1圖中所例示，該半導體積體電路裝置包括一單元陣列區域100、感測放大器陣列區域110a和110b(S/A陣列，S/A array，sense amplifier array)、次字元線驅動器區域120a和120b(SWD,sub word line driver)，以及次孔洞130。
    該單元陣列區域100包括複數條次字元線(以下指稱為SWLs)，其沿著在該圖示中的x軸之方向設置，同時在其較高部分具有特定規則。
    該等感測放大器陣列區域110a和110b各別佈置於該單元陣列區域100之x軸的邊緣，而該等次字元線驅動器區域120a和120b各別配置於該單元陣列區域100之y軸的邊緣。該等次孔洞130各別位於該等感測放大器陣列區域110a和110b與該等次字元線驅動器區域120a和120b之相交處。
    通常，該等SWLs序列地設置於該單元陣列區域100上。舉例來說，SWL0至SWL15係連續序列地設置。此外，該等SWLs係配置使得一相同的主字元線來控制為每個群組連續地設置的SWLs。舉例來說，SWL0至SWL7係由一第一主字元線控制，而SWL8至SWL15係由一第二主字元線控制。
    然而，在此具體實施例中，該等SWLs係設置使得緊鄰的SWLs由不同操作的主字元線各別控制。
    將說明使用一1：8編碼架構所驅動的SWL0至SWL15之一設置作為範例。如在第1圖中所例示，SWL0、SWL12、SWL2、SWL14、SWL4、SWL8、SWL6及SWL10可以從一個次字元線驅動器區域120a朝向該單元陣列區域100序列地延伸，而SWL1、SWL13、SWL3、SWL15、SWL5、SWL9、SWL7及SWL11可以從另一個次字元線驅動器區域120b朝向該單元陣列區域100序列地延伸。在此，SWL1可以佈置於SWL0和SWL12之間，而SWL13可以佈置於SWL12和SWL2之間。SWL3可以佈置於SWL2和SWL14之間，而SWL15可佈置於SWL14之外部。雖然每對SWL0和SWL1、SWL13和SWL12、SWL2和SWL3及SWL14和SWL15皆被連續地編號，但其被設計成各別連接至不同操作的主字元線驅動器。
    如在第2圖中所例示，設置成彼此隔開的SWL0、SWL2、SWL4及SWL6，其由配置成CMOS反相器的一第一驅動器IN0、一第三驅動器IN2、一第五驅動器IN4及一第七驅動器IN6之操作來各別驅動，以回應從一第一主字元線驅動器(圖未示)提供的一第一主字元線信號MWLB<0>。
    在此例中，一第一次字元線選擇信號FX<0>可以被提供作為該第驅動器IN0之一驅動電壓，而一第三次字元線選擇信號FX<2>可以被提供作為該第三驅動器IN2之一驅動電壓。一第五次字元線選擇信號FX<4>可以被提供作為該第五驅動器IN4之一驅動電壓，而一第七次字元線選擇信號FX<6>可以被提供作為該第七驅動器IN6之一驅動電壓。
    同時，連接至一第二主字元線驅動器(圖未示)的SWL8、SWL10、SWL12及SWL14，係以SWL12、SWL14、SWL8及SWL10之順序設置，使得緊鄰的SWLs可以由不同的主字元線驅動器各別控制。SWL12、SWL14、SWL8及SWL10由一第十三驅動器IN12、一第十五驅動器IN14、一第九驅動器IN8及一第十一驅動器IN10各別驅動，以回應從該第二主字元線驅動器(圖未示)提供的一第二主字元線信號MWLB<1>。在此，該等不同的主字元線驅動器可解譯為在不同時序被啟用的主字元線驅動器。舉例來說，若該所選擇主字元線驅動器輸出具有一高位準的一信號來作為該主字元線信號，則與該緊鄰的SWL連接的主字元線驅動器，其輸出具有一低位準的一信號作為該主字元線信號。
    在此例中，該第五次字元線選擇信號FX<4>被提供作為該第十三驅動器IN12之一驅動電壓，而該第七次字元線選擇信號FX<6>被提供作為該第十五驅動器IN14之一驅動電壓。該第一次字元線選擇信號FX<0>被提供作該第九驅動器IN8之一驅動電壓，而該第三次字元線選擇信號FX<2>被提供作為該第十一驅動器IN10之一驅動電壓。
    雖然在第2圖中已說明在一個次字元線驅動器區域中的某些次字元線驅動器之結構，但以上所說明的規則同樣可以應用於在另一個次字元線驅動器區域中的次字元線驅動器之結構。
    如在第3圖中所例示，在設置於該單元陣列區域100上的SWLs中，各別回應該第一主字元線信號MWLB<0>、該第二主字元線信號MWLB<1>、該第三主字元線信號MWLB<2>及該第四主字元線信號MWLB<3>的SWLs可以被序列地設置。第3圖僅被提供作為此具體實施例的一範例，且具有以上所說明的規則的所有設置皆可以被包括於本發明之範疇中。
    若緊鄰的SWLs由在不同時序啟用的主字元線驅動器各別驅動，則相關領域保持器電晶體之作用不顯著。亦即，該相關領域保持器電晶體係提供以避免SWLs之浮接。然而，在此具體實施例中，當緊鄰的SWLs由具有不同邏輯位準的主字元線各別控制時，此類問題大致上不會出現。舉例來說，此具體實施例之態樣類似於字元線(其與一主動字元線緊鄰並與一位元線接觸點共享)之電壓位準增加的現象，隨後與該字元線(其與該主動字元線緊鄰並與該位元線接觸點共享)連接的一電晶體之臨界電壓下降。
    當該等SWLs如在此具體實施例中所說明而設置時，可以省略該保持器電晶體。
    在第4圖中例示該等次字元線驅動器之佈局結構，其中經由根據此具體實施例的SWLs之設置，而省略該保持器電晶體。
    參照第4圖，一N井205及一P井210係延伸於一半導體基板200上的x軸之方向，其中該半導體基板200係定義為該等次字元線驅動器區域120a和120b。該N井205具有一預定線寬並對應一PMOS電晶體區域。該P井210具有一預定線寬並對應一NMOS電晶體區域。在此具體實施例中，該N井205之線寬係設計成較該P井210之線寬更寬兩倍以上。亦即，由於在此具體實施例中配置成一NMOS電晶體的保持器電晶體被省略，故該NMOS電晶體區域的P井210之線寬，係設計成較該N井205之線寬更窄1/2或以上。
    複數條SWLs可以基於第3圖之規則在該N井205和該P井210上延伸至第4圖之x軸。
    首先，由該第一主字元線信號MWLB<0>和該第二主字元線信號MWLB<1>控制的SWL0、SWL12、SWL2及SWL14，其係以相距一第一區間d1而設置於該N井205和該P井210之第一區段A1上。
    由該第一主字元線信號MWLB<0>和該第二主字元線信號MWLB<1>控制的SWL4、SWL8、SWL6及SWL10，其係以相距該第一區間d1而設置於在該N井205和該P井210之第二區段A2上。在此例中，SWL14和SWL4係以相距較該第一區間d1更大的第二區間d2設置。
    由該第三主字元線信號MWLB<2>和該第四主字元線信號MWLB<3>控制的SWL1、SWL13、SWL3及SWL15，其係以相距該第一區間d1而設置於在該N井205和該P井210之第三區段A3上。在此例中，SWL10和SWL1係以該第二區間d2彼此隔開。
    由該第三主字元線信號MWLB<2>和該第四主字元線信號MWLB<3>控制的SWL5、SWL9、SWL7及SWL11，其係以相距該第一區間d1而設置於在該N井205和該P井210之第四區段A4上。在此例中，SWL15和SWL5係以該第二區間d2彼此隔開。
    在此，第一區段A1至第四區段A4係沿著第4圖中的y軸之方向且緊鄰彼此而設置的區域。該第一區段A1至該第四區段A4在此具體實施例中係為了例示之方便而任意劃分的區域，且該第一區段A1至該第四區段A4之區域大致上可以彼此類似。
    一第一次字元線選擇信號線220a、一第二次字元線選擇信號線220b、一第三次字元線選擇信號線220c及一第四次字元線選擇信號線220d係設置於該N井205上，以沿著第4圖中的y軸之方向大致上延伸並垂直該等複數條SWLs。在此例中，該第一次字元線選擇信號線220a和該第二次字元線選擇信號線220b及該第三次字元線選擇信號線220c和該第四次字元線選擇信號線220d，每對次字元線選擇信號線皆可以以一第三區間d3隔開，且該第二次字元線選擇信號線220b和該第三次字元線選擇信號線220c可以以較該第三區間d3更大的一第四區間d4隔開。雖然在此圖示中並未詳細例示，但該第一次字元線選擇信號線220a至該第四次字元線選擇信號線220d的每條次字元線選擇信號線皆可以具有一線或接合區域之形狀，其係電連接至構成每個次字元線驅動器的PMOS電晶體之一源極部分(其對應該N井)。
    複數VSS線235係佈置於該P井210上的預定位置。該等VSS線235係各別佈置於第一區段A1至第四區段A4中的每個第一和第二SWLs之間，以及第三和第四SWLs之間。該等VSS線235可以依SWL平行的線之形狀而佈置，且該等VSS線235之線寬W大致上可以相等於該第一區間d1或稍微較該第一區間d1更窄。雖然在此圖示中並未詳細例示，但該等VSS線235可以具有一線或接合區域之形狀，其係電連接至構成每個次字元線驅動器的NMOS電晶體之一源極部分(其對應該P井)。
    第一主字元線240a、240b和第二主字元線242a、242b係以預定形狀而佈置於該第一區段A1和該第二區段A2上，而第三主字元線244a、244b和第四主字元線246a、246b係以預定形狀而佈置於該第三區段A3和該第四區段A4上。
    在該第一區段A1上的第一主字元線240a係形成以各別在N井205和P井210上被隔開。在該N井205上的第一主字元線240a包括兩個部分，其各別與該第一次字元線選擇信號線220a和該第二次字元線選擇信號線220b相交，且該等兩個部分係彼此電連接。在該P井210上的第一主字元線240a係以單一線之形狀佈置於該第一區段A1上，以與設置於該第一區段A1上的所有SWL0、SWL12、SWL2及SWL14相交。該第二主字元線242a可以同時佈置於該N井205和該P井210上而不被隔開。該第二主字元線242a包括兩個部分，其各別與在該N井205上的第三次字元線選擇信號線220c和第四次字元線選擇信號線220d相交，而一個部分與在該P井210上的VSS線235相交，且該等部分彼此電連接。在此，該第一主字元線240a可以與SWL0和SWL2電相關，而第二主字元線242a可以與SWL12和SWL14電相關。
    佈置於該第二區段A2上的主字元線之形狀，其類似佈置於該第一區段A1上的主字元線之形狀。然而，在該第二區段A2上的第二主字元線242b，其係以大致上類似在該第一區段A1上的第一主字元線240a之形狀而被形成，而在該第二區段A2上的第一主字元線240b，其係以大致上類似在該第一區段A1上的第二主字元線242a之形狀而形成。在此例中，該第一主字元線240b可以與SWL4和SWL6電相關，而第二主字元線242b可以與SWL8和SWL10電相關。
    同樣地，佈置於該第三區段A3和該第四區段A4上的主字元線之形狀，其大致上可以類似佈置於該第一區段A1和該第二區段A2上的主字元線之形狀。在該第三區段A3上的第三主字元線244a，其係以大致上類似在該第一區段A1上的第一主字元線240a之形狀而形成，而在該第三區段A3上的第四主字元線246a，其係以大致上類似在該第一區段A1上的第二主字元線242a之形狀而形成。在此，第三主字元線244a可以與SWL1和SWL3電相關，而第四主字元線246a可以與SWL13和SWL15電相關。
    在該第四區段A4上的第三主字元線244b，其係以大致上類似在該第二區段A2上的第一主字元線240b之形狀而形成，而該第四主字元線246b，其係以大致上類似在該第二區段A2上的第二主字元線242b之形狀而形成。在此，該第三主字元線244b可以與SWL5和SWL7電相關，而該第四主字元線246b可以與SWL9和SWL11電相關。
    如在第5圖中所例示，整體配置於N井205和P井210之間的邊界部分之第一主字元線242a至第四主字元線244b，可以隔開在該N井205上的主字元線242a'、240b'、246a'及244b'，以及在該P井210上的第一主字元線242aa和第三主字元線246aa。在此例中，該第一主字元線242aa和該第二主字元線240aa可以在該第一區段A1和該第二區段A2上被配置成垂直該等SWLs而未被隔開，而該第三主字元線246aa和該第四主字元線244aa可以在該第三區段A3和該第四區段A4上被配置成垂直該等SWLs而未被隔開。
    根據此具體實施例，該次字元線驅動器係配置使得緊鄰的SWLs藉由改變SWLs之設置順序而由不同的主字元線各別控制，從而消除一保持器電晶體。因此，該次字元線驅動器之面積係由該保持器電晶體之面積降低，使得該半導體積體電路裝置之面積可以降低。
    第6圖係半導體積體電路裝置之方塊圖，其例示根據另一具體實施例設置次字元線之方法。
    此具體實施例之半導體積體電路裝置之基本配置，其大致上類似該前述具體實施例之半導體積體電路裝置之基本組態，但僅在此具體實施例中設置於單元陣列區域100上的SWLs之順序，其係不同於在該前述具體實施例中設置於單元陣列區域100上的SWLs之順序。在此具體實施例中，該半導體積體電路裝置由於在該等SWLs之順序上的改變，而具有兩條次字元線共享一個保持器電晶體的結構。
    參照第6圖，SWL0、SWL8、SWL16、SWL24、SWL2、SWL10…等係序列設置，以從一個次字元線驅動器區域120a而延伸朝向單元陣列區域100，而SWL1、SWL9、SWL17、SWL25、SWL3…等係序列設置，以從另一個次字元線驅動器區域120b而延伸朝向單元陣列區域100。
    將參照第7圖以詳細說明該等SWLs之設置規則。首先，假設提供四條主字元線，SWL0至SWL7由該第一主字元線信號MWLB<0>控制，SWL8至SWL15由該第二主字元線信號MWLB<1>控制，SWL16至SWL23由該第三主字元線信號MWLB<2>控制，且SWL24至SWL31由該第四主字元線信號MWLB<3>控制。在以上所說明的假設下，由不同的主字元線信號各別控制的SWL，係緊鄰彼此設置於各該次字元線驅動器區域120a和120b中。
    鑑於一個次字元線驅動器區域120a，該等SWLs係以回應該第一主字元線信號MWLB<0>的SWL0、回應該第二主字元線信號MWLB<1>的SWL8、回應該第三主字元線信號MWLB<2>的SWL16、回應該第四主字元線信號MWLB<3>的SWL24、回應該第一主字元線信號MWLB<0>的SWL2、回應第二主字元線信號MWLB<1>的SWL10、回應該第三主字元線信號MWLB<2>的SWL18、回應該第四主字元線信號MWLB<3>的SWL26、回應該第一主字元線信號MWLB<0>的SWL4…之順序來設置。
    鑑於另一個次字元線驅動器區域120b，該等SWLs係以回應該第一主字元線信號MWLB<0>的SWL1、回應該第二主字元線信號MWLB<1>的SWL9、回應該第三主字元線信號MWLB<2>的SWL17、回應該第四主字元線信號MWLB<3>的SWL25、回應該第一主字元線信號MWLB<0>的SWL3、回應該第二主字元線信號MWLB<1>的SWL11、回應該第三主字元線信號MWLB<2>的SWL19、回應該第四主字元線信號MWLB<3>的SWL27、回應該第一主字元線信號MWLB<0>的SWL5…之順序來設置。在此例中，從另一個次字元線驅動器區域120b延伸的SWLs，其係各別位於從一個次字元線驅動器區域120a延伸的一對SWLs之間。
    雖然由不同的主字元線信號各別控制的SWLs從該等次字元線驅動器區域120a和120b之一延伸，但由於該等SWLs之摺疊對稱設置，故由與一條SWL(o)相同的主字元線信號來控制與該SWL(o)有關的緊鄰兩條SWLs之一條SWL(x)。因此，仍然可能導致浮接問題。
    據此，在此具體實施例中，一保持器電晶體係佈置於緊鄰的SWLs之間，其中該等SWLs係從相同的次字元線驅動器區域120a或120b延伸並由該第一主字元線信號MWLB<0>和該第二主字元線信號MWLB<1>各別控制，且一保持器電晶體係佈置於緊鄰的SWLs之間，其中該等SWLs係從相同的次字元線驅動器區域120a或120b延伸並由該第三主字元線信號MWLB<2>和該第四主字元線信號MWLB<3>各別控制。亦即，該等保持器電晶體係各別佈置於該等第一和第二SWLs之間，以及該等第三和第四SWLs之間。
    第8圖係電路圖，其示意性例示根據此具體實施例的一個次字元線驅動器區域120a之配置。
    參照第8圖，驅動SWL0以回應該第一主字元線信號MWLB<0>的一第一驅動器IN0、驅動SWL8以回應該第二主字元線信號MWLB<1>的一第九驅動器IN8、驅動SWL16以回應該第三主字元線信號MWLB<2>的一第十七驅動器IN16，以及驅動SWL24以回應該第四主字元線信號MWLB<3>的一第二十五驅動器IN24，其係形成於次字元線驅動器區域120a中。該第一驅動器IN0、該第九驅動器IN8、該第十七驅動器IN16及該第二十五驅動器IN24皆可以具有CMOS反相器結構，且一第一次字元線選擇信號FX<0>係輸入至各該驅動器之PMOS源極。
    此外，驅動SWL2以回應該第一主字元線信號MWLB<0>的一第三驅動器IN2、驅動SWL10以回應該第二主字元線信號MWLB<1>的一第十一驅動器IN10、驅動SWL18以回應該第三主字元線信號MWLB<2>的一第十九驅動器IN18，以及驅動SWL26以回應該第四主字元線信號MWLB<3>的一第二十七驅動器IN26，其係形成於該次字元線驅動器區域120a中。該第三驅動器IN2、該第十一驅動器IN10、該第十九驅動器IN18及該第二十七驅動器IN26皆可以具有該CMOS反相器結構，且一第二次字元線選擇信號FX<1>係輸入至各該驅動器之PMOS源極。
    在以上所說明的規則下，由該等第一至第四主字元線信號MWLB<0：3>控制的四條SWLs，其係設置以接收相同的次字元線選擇信號。
    因此，雖然一SWL之浮接在相同的主字元線信號之驅動下發生，但由該浮接造成的問題可以由連接於該SWL和緊鄰的SWL之間的保持器電晶體來解決。
    該相關領域的保持器電晶體係設計使得一個保持器電晶體連接至一條SWL。然而，在此具體實施例中，該保持器電晶體可以設計使得兩條SWLs彼此共享一個保持器電晶體。因此，該保持器電晶體之面積可以降低至該相關領域的保持器電晶體之面積的1/2。
    第9圖例示根據此具體實施例的次字元線驅動器區域之佈局結構。
    參照第9圖，具有PMOS電晶體形成於其中的一N井205，以及具有NMOS電晶體形成於其中的一P井210，其係形成於該次字元線驅動器區域120a中。該N井205和該P井210皆具有一預定線寬，且皆延伸於y軸之方向。
    該等複數條SWLs係根據第7圖和第8圖之規則而被設置以延伸於在該N井205和該P井210上的x軸之方向。
    SWL0、SWL8、SWL16及SWL24係以相距該第一區間d1而佈置於該N井205和該P井210之第一區段A1上。
    SWL2、SWL10、SWL18及SWL26係以相距該第一區間d1而佈置於該N井205和該P井210之第二區段A2上。在此例中，SWL24和SWL2係以相距較第一區間d1更大的第二區間d2來佈置。
    SWL4、SWL12、SWL20及SWL28係以相距該第一區間d1而佈置於該N井205和該P井210之第三區段A3上。在此例中，SWL26和SWL4係以該第二區間d2彼此隔開。
    SWL6、SWL14、SWL22及SWL30係以相距該第一區間d1而佈置於該N井205和該P井210之第四區段A4上。在此例中，SWL28和SWL6係以該第二區間d2彼此隔開。
    在此具體實施例中，該第一區段A1至該第四區段A4係沿著該y軸之方向彼此緊鄰設置的區域。在此具體實施例中，該第一區段A1至該第四區段A4係為了例示之方便而任意分隔的區域，且該第一區段A1至該第四區段A4之區域大致上可以彼此類似。
    一第一次字元線選擇信號線222a係佈置於該第一區段A1之N井205上，而一第二次字元線選擇信號線222b係佈置於該第二區段A2之N井205上。一第三次字元線選擇信號線222c係佈置於該第三區段A3之N井205上，而一第四次字元線選擇信號線222d係佈置於該第四區段A4之N井205上。第一次字元線選擇信號線222a至第四次字元線選擇信號線222d皆具有一預定線寬，例如，類似在位於該第一區段A1至該第四區段A4之一中的第一和第四SWLs之間的線寬，且係形成以延伸於在第9圖中的x軸之方向。
    雖然在此圖示中並未詳細例示，但該第一次字元線選擇信號線220a至該第四次字元線選擇信號線220d皆可以電連接至構成各該次字元線驅動器的PMOS電晶體之源極部分(其對應該N井)。該第一次字元線選擇信號線220a至該第四次字元線選擇信號線220d皆可以具有一線或接合區域之形狀。
    彼此平行延伸的第一VSS線237a和第二VSS線237b係配置於該P井210上。該第一VSS線237a和該第二VSS線237b皆具有一預定線寬，且可以延伸於該y軸之方向而未被隔開。雖然在此圖示中並未詳細例示，但該第一VSS線237a和該第二VSS線237b皆可以電連接至構成各該次字元線驅動器的NMOS電晶體之源極部分(其對應該P井)。在此，該第一VSS線237a和該第二VSS線237b皆可以具有一線或接合區域之形狀。
    第一主字元線250至第四主字元線256係設置於該N井205和該P井210上。
    該第一主字元線250(MWLB<0>)包括一第一桿電極250a和一第二桿電極250b，其佈置以與設置於該N井205上的複數條SWLs相交；以及複數個分支電極250c，其從該第二桿電極250b分支以與該P井210上的第一VSS線237a相交。該第一桿電極250a和該第二桿電極250b及該等分支電極250c彼此連接，使得一信號於其中而未被擋住。該等分支電極250c可以在該第一區段至該第四區段中各別分支。該第一主字元線250可以電連接至每條SWL0至SWL7。
    該第二主字元線252(MWLB<1>)包括一第一桿電極252a和一第二桿電極和252b，其佈置以與設置於該N井205上的複數條SWLs相交；以及複數個分支電極252c，其佈置以與該第二VSS線237b相交。該第一桿電極252a和該第二桿電極252b彼此電連接。該第一桿電極252a和該第二桿電極252b緊鄰該第一主字元線250佈置，且複數個分支電極252c之一端部彼此電連接。雖然該第一桿電極252a和該第二桿電極252b係與複數個分支電極252c間隔，但相同的字元線信號係輸入至該第一電極252a和該第二桿電極252a及複數個分支電極252c。在此，複數個分支電極252c係延伸，使得每個複數個分支電極252c皆與在每個第一區段A1至第四區段A4中的第二VSS線237b重疊。在此例中，該第一主字元線250之分支電極250c和該第二主字元線252之分支電極252c可以彼此對稱佈置。舉例來說，該分支電極252c可以緊鄰在該等區段之間的較高和較低邊界之較高邊界而佈置。
    該第三主字元線254(MWLB<2>)包括一第一桿電極254a和一第二桿電極254b，其佈置以與設置於該N井205上的複數條SWLs相交；以及複數個分支電極254c，其佈置以與該第一VSS線237a相交。該第一桿電極254a和該第二桿電極254b彼此電連接，且複數個分支電極254c之一端部彼此電連接。雖然該第一桿電極254a和該第二桿電極254b係與複數個分支電極254c有間隔，但相同的字元線信號係輸入至該第一桿電極254a和該第二桿電極254b及該等複數個分支電極254c。在此，該等複數個分支電極254c係延伸，使得每個分支電極254c皆與在每個第一區段A1至第四區段A4中的第一VSS線237a重疊。分支電極254c可以緊鄰在該等區段之間的較高和較低邊界之較低邊界而佈置。
    該第四主字元線256(MWLB<3>)包括一第一桿電極256a和一第二桿電極256b，其佈置以與設置於該N井205上的複數條SWLs相交；以及複數個分支電極256c，其佈置以與該第二VSS線237b相交。該第一桿電極256a和該第二桿電極256b彼此電連接，且該等複數個分支電極256c之一端部彼此電連接。雖然該第一桿電極256a和該第二桿電極256b與該等複數個分支電極256c有間隔，但相同的字元線信號係輸入至該第一桿電極256a和該第二桿電極256b及該等複數個分支電極256c。在此，該等複數個分支電極256c係延伸，使得每個分支電極256c皆與在每個第一區段A1至第四區段A4中的第二VSS線237b重疊。在此例中，該第三主字元線254之分支電極254c及該第四主字元線256之分支電極256c可以彼此對稱佈置。舉例來說，該分支電極256c可以緊鄰在該等區段之間的較高和較低邊界之較低邊界而佈置。
    一第一保持器電晶體之一閘極電極260a(經由其提供一第一次字元線選擇信號桿信號FXB<0>給該第一保持器電晶體)係佈置於該第一區段A1中的第一主字元線250之分支電極250c和第三主字元線254之分支電極254c之間的第一VSS線237a上。該第一保持器電晶體係連接於SWL0和SWL8之間。一第二保持器電晶體之一閘極電極260b(經由其提供該第一次字元線選擇信號桿信號FXB<0>給該第二保持器電晶體)係佈置於該第一區段A1中的第二主字元線252之分支電極252c和該第四主字元線256之分支電極256c之間的第二VSS線237b上。該第二保持器電晶體係連接於SWL16和SWL24之間。
    一第三保持器電晶體之一閘極電極260c(經由其提供一第二次字元線選擇信號桿信號FXB<1>給該第三保持器電晶體)係佈置於該第二區段A2中的第一主字元線250之分支電極250c和第三主字元線254之分支電極254c之間的第一VSS線237a上。該第三保持器電晶體係連接於SWL2和SWL10之間。該第四保持器電晶體之一閘極電極260d(經由其提供該第二次字元線選擇信號桿信號FXB<1>給該第四保持器電晶體)係佈置於該第二區段A2中的第二主字元線252之分支電極252c和該第四主字元線256之分支電極256c之間的第二VSS線237b上。該第四保持器電晶體係連接於SWL18和SWL26之間。
    在以上所說明的規則下，連接於兩條SWLs之間的一保持器電晶體之一閘極電極，在各該區段中皆佈置於分支電極之間。在此，未說明的參考編號BL代表用於連接接收相同信號的保持器電晶體之閘極電極的線。
    在此具體實施例中，在該第一主字元線250中的第二桿電極250b和複數個分支電極250c係一體成型。然而，如在第10圖中所例示，該第二桿電極250b和該等複數個分支電極250c可以彼此分別形成。
    根據此具體實施例，該等SWLs之設置順序改變，使得緊鄰的SWLs由不同的主字元線各別控制。因此，該次字元線驅動器係設計使得緊鄰的SWLs彼此共享一個保持器電晶體。據此，保持器電晶體之數量可以降低一半或更多，且該次字元線驅動器之面積亦可以大幅降低。
    雖然以上已說明特定具體實施例，但此領域技術人士應可了解所說明的具體實施例僅係舉例說明。據此，於文中所說明的驅動器及裝置，不應基於該等所說明的具體實施例而限制。而是，於文中所說明的驅動器及裝置，當搭配以上說明及所附圖式時，應僅根據下列諸申請專利範圍而限制。
    100‧‧‧單元陣列區域
    110a、110b‧‧‧感測放大器陣列區域
    120a、120b‧‧‧次字元線驅動器區域
    130‧‧‧次孔洞
    200‧‧‧半導體基板
    205‧‧‧N井
    210‧‧‧P井
    220a‧‧‧第一次字元線選擇信號線
    220b‧‧‧第二次字元線選擇信號線
    220c‧‧‧第三次字元線選擇信號線
    220d‧‧‧第四次字元線選擇信號線
    222a‧‧‧第一次字元線選擇信號線
    222b‧‧‧第二次字元線選擇信號線
    222c‧‧‧第三次字元線選擇信號線
    222d‧‧‧第四次字元線選擇信號線
    235‧‧‧VSS線
    237a‧‧‧第一VSS線
    237b‧‧‧第二VSS線
    240a、240b‧‧‧第一主字元線
    242a、242b‧‧‧第二主字元線
    244a、244b‧‧‧第三主字元線
    246a、246b‧‧‧第四主字元線
    242a’‧‧‧主字元線
    240b’‧‧‧主字元線
    246a’‧‧‧主字元線
    244b’‧‧‧主字元線
    240aa‧‧‧第二主字元線
    242aa‧‧‧第一主字元線
    244aa‧‧‧第四主字元線
    246aa‧‧‧第三主字元線
    250‧‧‧第一主字元線
    250a‧‧‧第一桿電極
    250b‧‧‧第二桿電極
    250c‧‧‧分支電極
    252‧‧‧第二主字元線
    252a‧‧‧第一桿電極
    252b‧‧‧第二桿電極
    252c‧‧‧分支電極
    254‧‧‧第三主字元線
    254a‧‧‧第一桿電極
    254b‧‧‧第二桿電極
    254c‧‧‧分支電極
    256‧‧‧第四主字元線
    256a‧‧‧第一桿電極
    256b‧‧‧第二桿電極
    256c‧‧‧分支電極
    260a‧‧‧閘極電極
    260b‧‧‧閘極電極
    260c‧‧‧閘極電極
    260d‧‧‧閘極電極
    A1‧‧‧第一區段
    A2‧‧‧第二區段
    A3‧‧‧第三區段
    A4‧‧‧第四區段
    BL‧‧‧線
    d1‧‧‧第一區間
    d2‧‧‧第二區間
    d3‧‧‧第三區間
    d4‧‧‧第四區間
    FX<0>‧‧‧第一次字元線選擇信號
    FX<2>‧‧‧第三次字元線選擇信號
    FX<4>‧‧‧第五次字元線選擇信號
    FX<6>‧‧‧第七次字元線選擇信號
    FXB<0>‧‧‧第一次字元線選擇信號桿信號
    FXB<1>‧‧‧第二次字元線選擇信號桿信號
    IN0‧‧‧第一驅動器
    IN2‧‧‧第三驅動器
    IN4‧‧‧第五驅動器
    IN6‧‧‧第七驅動器
    IN8‧‧‧第九驅動器
    IN10‧‧‧第十一驅動器
    IN12‧‧‧第十三驅動器
    IN14‧‧‧第十五驅動器
    IN16‧‧‧第十七驅動器
    IN18‧‧‧第十九驅動器
    IN24‧‧‧第二十五驅動器
    IN26‧‧‧第二十七驅動器
    MWLB<0>‧‧‧第一主字元線信號
    MWLB<1>‧‧‧第二主字元線信號
    MWLB<2>‧‧‧第三主字元線信號
    MWLB<3>‧‧‧第四主字元線信號
    SWD‧‧‧次字元線驅動器區域
    SWL‧‧‧次字元線
    W‧‧‧線寬
    特徵、態樣及具體實施例係搭配所附圖式進行說明，其中：第1圖係例示根據一個具體實施例設置次字元線之方法的半導體積體電路裝置之方塊圖。
    第2圖係第1圖的次字元線驅動器區域之內部電路圖。
    第3圖係例示根據一具體實施例的次字元線之設置的示意圖。
    第4圖係根據一具體實施例的次字元線驅動器之佈局圖。
    第5圖係根據具體實施例的次字元線驅動器之佈局圖。
    第6圖係例示根據另一具體實施例設置次字元線之方法的半導體積體電路裝置之方塊圖。
    第7圖係例示根據一具體實施例的次字元線之設置的示意圖。
    第8圖係次字元線驅動器區域之內部電路圖。
    第9圖係根據一具體實施例的次字元線驅動器之佈局圖。
    第10圖係根據一具體實施例的次字元線驅動器之佈局圖。
    MWLB<0>‧‧‧第一主字元線信號
    MWLB<1>‧‧‧第二主字元線信號
    SWL‧‧‧次字元線
    权利要求:
    Claims (20)
    [1] 一種半導體積體電路裝置，其包括：複數條主字元線；以及複數條次字元線，其配置成被驅動以回應各該複數條主字元線之一信號；其中該等複數條次字元線從複數次字元線驅動器之區域延伸朝向一單元陣列區域，該等複數次字元線驅動器之區域係各別佈置於該單元陣列區域之兩側邊緣，從複數條次字元線選擇一條次字元線和緊鄰該所選擇次字元線之另一條次字元線被驅動，以各別回應不同的主字元線之信號，該等複數條次字元線係從該單元陣列區域之次字元線驅動器的一個區域延伸，且該等不同的主字元線之信號具有不同的邏輯位準。
    [2] 如申請專利範圍第1項所述之半導體積體電路裝置，其中從複數條次字元線選擇一條次字元線和緊鄰該所選擇次字元線之另一條次字元線被驅動，以各別回應該等不同的主字元線之信號，該等複數條次字元線係從該單元陣列區域之次字元線驅動器之另一個區域延伸。
    [3] 如申請專利範圍第2項所述之半導體積體電路裝置，其中該等複數條次字元線配置成使得從該次字元線驅動器之一個區域延伸的次字元線，和從該次字元線驅動器之另一個區域延伸的次字元線交替設置。
    [4] 如申請專利範圍第3項所述之半導體積體電路裝置，其中佈置於該單元陣列區域上的一任意次字元線和緊鄰該任意次字元線的其他次字元線被驅動，以各別回應該等不同的主字元線之信號。
    [5] 如申請專利範圍第4項所述之半導體積體電路裝置，其中該次字元線驅動器包含一反相器，其被驅動以回應一所選擇主字元線之一信號。
    [6] 如申請專利範圍第5項所述之半導體積體電路裝置，其中該反相器之一輸出信號線變成該次字元線本身，而未連接至任何元件。
    [7] 如申請專利範圍第4項所述之半導體積體電路裝置，其中設置於該單元陣列區域上的複數條次字元線，以被驅動以回應一第一主字元線之一信號的一次字元線、被驅動以回應一第二主字元線之一信號的一次字元線、被驅動以回應一第三主字元線之一信號的一次字元線，以及被驅動以回應一第四主字元線之一信號的一次字元線之順序連續設置。
    [8] 如申請專利範圍第7項所述之半導體積體電路裝置，其中用於浮接防止(floating prevention)的一保持器電晶體(keeper transistor)更連接於一對緊鄰的次字元線之間，該對緊鄰的次字元線係從該次字元線驅動器之一個區域延伸，且用於浮接防止的一保持器電晶體更連接於一對緊鄰的次字元線之間，該對緊鄰的次字元線從該次字元線驅動器之另一個區域延伸。
    [9] 一種半導體積體電路裝置之次字元線驅動器，其包含：一半導體基板，其配置成包含一N井(N-well)以及一P井(P-well)，該N井具有複數PMOS電晶體形成於其中，該P井具有複數NMOS電晶體形成於其中；四條次字元線，其配置成平行延伸於該N井和該P井上方；第一次字元線選擇線至第四次字元線選擇線，其配置成延伸於與該等四條次字元線相交的一方向，並形成於該N井上；一對VSS線，其配置成形成於該P井上，且與該等次字元線所延伸方向平行形成；一第一主字元線，其配置成包含一第一部分以及一第二部分，該第一部分與該等次字元線選擇線之兩條次字元線具有兩個相交處，該第二部分與該對VSS線相交；以及一第二主字元線，其配置成包含一第一部分以及一第二部分，該第一部分與該等次字元線選擇線之另兩條次字元線具有兩個相交處，該第二部分與該對VSS線相交。
    [10] 如申請專利範圍第9項所述之次字元線驅動器，其中該等四條次字元線之第一次字元線和第三次字元線電連接至該第一主字元線，而該等四條次字元線之第二次字元線和第四次字元線電連接至該第二主字元線。
    [11] 如申請專利範圍第9項所述之次字元線驅動器，其中該等四條次字元線以一不連續順序設置。
    [12] 如申請專利範圍第9項所述之次字元線驅動器，其中在位於該N井和該P井之一緊鄰部分的第一主字元線和該第二主字元線之一主字元線中，該等第一部分和該等第二部分彼此連接。
    [13] 如申請專利範圍第9項所述之次字元線驅動器，其中該N井之寬度較該P井之寬度寬至少兩倍。
    [14] 如申請專利範圍第9項所述之次字元線驅動器，其中該對VSS線之一者係佈置於該第一次字元線和該第二次字元線之間的一空間中，而該對VSS線之另一者係佈置於該第三次字元線和該第四次字元線之間的一空間中。
    [15] 一種半導體積體電路裝置之次字元線驅動器，其包含：一半導體基板，其配置成包含一N井以及一P井，該N井具有複數PMOS電晶體形成於其中，該P井具有複數NMOS電晶體形成於其中；四條次字元線，其配置成平行延伸於該N井和該P井上方；一次字元線選擇線，其配置成延伸於與該等四條次字元線平行的一方向；第一VSS線和第二VSS線，其配置成形成於該P井上，延伸於垂直該等次字元線之延伸方向的一方向，並在一預定區間(interval)彼此隔開；一第一主字元線，其配置成包含一對桿電極(bar electrode)以及一分支電極(branch electrode)，該對桿電極大體上與該等四條次字元線相交，該分支電極與該第一VSS線相交；一第二主字元線，其配置成包含一對桿電極以及一分支電極，該對桿電極大體上與該等四條次字元線相交，該分支電極與該第二VSS線相交；一第三主字元線，其配置成包含一對桿電極以及一分支電極，該對桿電極大體上與該等四條次字元線相交，該分支電極與該第一VSS線相交；以及一第四主字元線，其配置成包含一對桿電極以及一分支電極，該對桿電極大體上與該等四條次字元線相交，該分支電極與該第二VSS線相交，其中該次字元線驅動器更包含一第一保持器電晶體以及一第二保持器電晶體，該第一保持器電晶體位於該第一主字元線和該第三主字元線的分支電極之間，該第二保持器電晶體位於該第二主字元線和該第四主字元線的分支電極之間。
    [16] 如申請專利範圍第15項所述之次字元線驅動器，其中該次字元線選擇線之一反相信號係輸入至該第一保持器電晶體和該第二保持器電晶體之閘極。
    [17] 如申請專利範圍第15項所述之次字元線驅動器，其中該第一主字元線係電相關於該第一次字元線，該第二主字元線係電相關於該第二次字元線，該第三主字元線係電相關於該第三次字元線，且該第四主字元線係電相關於該第四次字元線。
    [18] 如申請專利範圍第15項所述之次字元線驅動器，其中該第一主字元線和該第二主字元線之分支電極係佈置於該第一次字元線之一外部，而該第三主字元線和該第四主字元線之分支電極係佈置於該第四次字元線之一外部。
    [19] 一種半導體積體電路裝置，其包含：一第一次字元線驅動器，其配置成驅動一第一次字元線，以回應一第一主字元線信號；一第二次字元線驅動器，其配置成驅動緊鄰該第一次字元線的一第二次字元線，以回應一第二主字元線信號；以及其中該第一主字元線信號之一邏輯位準不同於該第二主字元線信號之一邏輯位準。
    [20] 一種半導體積體電路裝置，其包含緊鄰的四個次字元線驅動器，其配置成驅動四條次字元線，以回應四條主字元線之信號，其中該等緊鄰的次字元線驅動器之第一次字元線驅動器和第二次字元線驅動器彼此共享一個保持器電晶體，而該等緊鄰的次字元線驅動器之第三次元線驅動器和第四次元線驅動器彼此共享一個保持器電晶體。
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